VHDLと静的型付け
ショートカット: 違い、類似点、ジャカード類似性係数、参考文献。
VHDLと静的型付けの違い
VHDL vs. 静的型付け
VHDLは、デジタル回路設計用の、ハードウェア記述言語(HDL: Hardware Description Language)の一種である。標準化は（現在は）IEEE/IECによる。主として論理回路の設計に、特にFPGAやASICなどの設計で使う。IEEEとIECで同一規格IEEE 1076-2008 VHDL Language Reference Manual/IEC 61691-1-1:2011 Behavioural languages - Part 1-1: VHDL Language Reference Manual を発行している。名前の由来は英語のVHSIC HDLの略で、VHSICは、very high speed integrated circuits(超高速集積回路)である。. 静的型付け（せいてきかたづけ、static typing）とは、プログラミング言語で書かれたプログラムにおいて、変数や、サブルーチンの引数や返り値などの値について、その型が、コンパイル時など、そのプログラムの実行よりも前にあらかじめ決められている、という型システムの性質のことである。 また、そのような性質の言語を、静的型付き言語（せいてきかたつきげんご、statically typed language）という。これに対し、型は実行時の実際の値による、というのが動的型付けである。型推論を利用していて、構文上は型の記述が省略可能な言語もあるが、そういった言語も静的型付けである（MLなど）。 一口に静的型と言ってもその実体は言語により様々である。手続き型のオブジェクト指向言語の多くでは、静的に型が付いていても、キャストなどによりインスタンスの妥当性は保証されない。より制限の強い言語であっても、ミュータブルな値により不正参照などのリスクが残されている。また静的型でもリフレクションを多用する設計を行なうと、実質的に動的型とほとんど変わらないスタイルになることから、静的と動的の境目は必ずしも明確でない場合があるといえる。 一般的な傾向として、大規模プログラミングやシステム記述用の言語は静的な型付けを行なうものが多い。.
VHDLと静的型付け間の類似点
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VHDLと静的型付けの間の比較
静的型付けが17を有しているVHDLは、20の関係を有しています。 彼らは一般的な0で持っているように、ジャカード指数は0.00%です = 0 / (20 + 17)。
参考文献
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