VHDLと整数

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VHDLと整数の違い

VHDL vs. 整数

VHDLは、デジタル回路設計用の、ハードウェア記述言語(HDL: Hardware Description Language)の一種である。標準化は（現在は）IEEE/IECによる。主として論理回路の設計に、特にFPGAやASICなどの設計で使う。IEEEとIECで同一規格IEEE 1076-2008 VHDL Language Reference Manual/IEC 61691-1-1:2011 Behavioural languages - Part 1-1: VHDL Language Reference Manual を発行している。名前の由来は英語のVHSIC HDLの略で、VHSICは、very high speed integrated circuits(超高速集積回路)である。. 数学における整数（せいすう、integer, whole number, Ganze Zahl, nombre entier, número entero）は、0 とそれに 1 ずつ加えていって得られる自然数 (1, 2, 3, 4, …) および 1 ずつ引いていって得られる数 (−1, −2, −3, −4, …) の総称である。 整数は数直線上の格子点として視覚化される 整数の全体からなる集合は普通、太字の Z または黒板太字の \mathbb Z で表す。これはドイツ語 Zahlen（「数」の意・複数形）に由来する。 抽象代数学、特に代数的整数論では、しばしば「代数体の整数環」の元という意味で代数的整数あるいは「整数」という言葉を用いる。有理数全体の成す体はそれ自身が代数体の最も簡単な例であり、有理数体の代数体としての整数環すなわち、「有理数の中で整なもの」の全体の成す環は、本項でいう意味での整数全体の成す環である。一般の「整数」との区別のためにここでいう意味の整数を有理整数 (rational integer) と呼ぶことがある接頭辞「有理（的）」(rational) はそもそも「整数比」であるという意味なので、この呼称は自己循環的にもみえる。しかし、有理整数と呼ぶ場合の「有理」は「有理数の中で」という程度の意味の単なる符牒であって、「整数比」という本来の意味合いに拘るのは徒労である。。.